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Scientific Reports volumen 13, Número de artículo: 9416 (2023) Citar este artículo

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Aunque los convertidores de analógico a digital (ADC) son componentes críticos en los circuitos integrados (IC) de señal mixta, su rendimiento no ha mejorado significativamente durante la última década. Para lograr una mejora radical (ADC compactos, de bajo consumo y confiables), la espintrónica puede considerarse un candidato adecuado debido a su compatibilidad con CMOS y amplias aplicaciones en almacenamiento, computación neuromórfica, etc. En este documento, se diseña, fabrica y caracteriza una prueba de concepto de un ADC Flash CMOS de espín de 3 bits que utiliza uniones de túnel magnético de anisotropía en el plano (i-MTJ) con un mecanismo de conmutación de torsión de espín-órbita (SOT). . En este ADC, cada MTJ desempeña el papel de un comparador cuyo umbral lo establece la ingeniería del ancho del metal pesado (HM). Tal enfoque puede reducir la huella de ADC. Las simulaciones de Monte-Carlo basadas en las mediciones experimentales muestran que las variaciones/desajustes del proceso limitan la precisión del ADC propuesto a 2 bits. Además, la máxima no linealidad diferencial (DNL) y la no linealidad integral (INL) son 0,739 LSB (bit menos significativo) y 0,7319 LSB, respectivamente.

Los ADC traducen la entrada analógica en salida digital y juegan un papel crucial en los sistemas computacionales1,2,3,4. Con la computación emergente en memoria (CiM) para la implementación de redes neuronales profundas (DNN), la necesidad de ADC compactos y de bajo consumo está aumentando5,6,7. Los ADC convencionales sufren el escalado tecnológico debido a la gran variación del proceso y al menor rendimiento en los nodos escalados. De acuerdo con la hoja de ruta publicada recientemente para ADC, el rendimiento de ADC no muestra una mejora obvia en términos de resolución, área y consumo de energía en los próximos años utilizando la tecnología actual8. Una solución prometedora puede ser pasar de la tecnología convencional complementaria de metal-óxido-semiconductor (CMOS) a nuevas tecnologías híbridas como la tecnología spin-CMOS9.

La unión de túnel magnético (MTJ) es un candidato prometedor como dispositivo espintrónico para muchas aplicaciones debido a su compatibilidad con CMOS, no volatilidad, alto tiempo de retención y larga duración10,11,12. Un MTJ consta de una capa de óxido intercalada entre dos capas ferromagnéticas (FM). La dirección de magnetización de uno de los FM es fija y se llama capa fija (PL), mientras que la otra que se puede cambiar a lo largo de su eje fácil se llama capa libre (FL). Si las direcciones de magnetización del FL y PL son paralelas, el dispositivo está en estado paralelo (estado P), donde el MTJ presenta una resistencia baja ('0' lógico), mientras que, si la dirección de magnetización del FL está en el dirección opuesta al PL, el dispositivo está en estado antiparalelo (estado AP) y muestra una alta resistencia ('1' lógico). La orientación magnética del FL se puede ajustar pasando una corriente de carga (ISTT) a través del MTJ a través del mecanismo de torsión de transferencia de espín (STT)13. Sin embargo, uno de los desafíos de este método de conmutación es que la fina capa de óxido se puede romper cuando el dispositivo experimenta una gran cantidad de ISTT, lo que reduce la fiabilidad y la resistencia de los MTJ14. Se han propuesto MTJ basados ​​en el par de giro-órbita (SOT) para superar este problema y mejorar la eficiencia de conmutación15. En los SOT, una corriente de carga (ISOT) mayor que la corriente de carga crítica (ISOT,crit) fluye a través de un metal pesado (HM) y el SOT logra la conmutación a través del efecto Hall de espín (SHE)16,17.

Recientemente, se han informado varios trabajos sobre el diseño de ADC utilizando MTJ basado en SOT8,18,19,20,21. Jiang et al.8 han desarrollado un ADC espintrónico basado en SHE y anisotropía magnética controlada por voltaje (VCMA). Para sintonizar ISOT,crit de cada MTJ, se utiliza una escalera resistiva para proporcionar diferentes voltajes en los MTJ. Tal enfoque adolece de problemas de sobrecarga de energía y confiabilidad18. En otros trabajos18,19,20,21, un HM cónico se comparte entre los MTJ en los que el ancho del HM (wHM) está diseñado para sintonizar ISOT,crit. Para detectar el estado de cada MTJ en dichos enfoques, fluye una corriente a través del MTJ (ISens). Sin embargo, considerando el hecho de que el HM compartido forma el contacto inferior de los MTJ, ISens pasará solo por una parte del HM. Los MTJ experimentarán diferentes resistencias de contacto con el fondo según su posición en el HM compartido. Vale la pena señalar que diferentes anchos de HM, obviamente, conducen a diferentes resistencias de HM en el camino y esta resistencia aumenta para los MTJ ubicados lejos del terminal de HM conectado a tierra. Cuanto mayor sea la resistencia del HM en la ruta de la corriente, mayor será la degradación de la magnetorresistencia (MR) y, por lo tanto, menor la confiabilidad de la lectura. Para superar este problema, algunos trabajos utilizan un enfoque de lectura lateral18,19, mientras que otros utilizan un cuantificador ficticio para detectar cada resistencia MTJ20. La diferencia de resistencias de los HM adyacentes se compensa ajustando el tamaño del transistor en el circuito de detección21. Sin embargo, en las soluciones propuestas, aumentar la complejidad del circuito de detección es el costo del problema de mitigación de la degradación de MR. En este documento, se investiga la prueba de concepto de la implementación de un ADC basado en dispositivos espintrónicos que proporciona pautas de diseño para futuros ADC spin-CMOS. Para ello, se propone, diseña y caracteriza un ADC spin-CMOS en el que el MTJ basado en SOT y su ISOT,crit actúan como comparador y corriente de referencia (Iref) en los ADC Flash convencionales en modo corriente, respectivamente. A pesar de las estructuras propuestas en la literatura18,19,20, en esta estructura, los MTJ basados ​​en SOT de anisotropía en el plano (i-SOT-MTJ) se colocan en ramas paralelas para mitigar la deducción de MR y la complejidad del circuito de detección. . El impacto de la resistencia de HM en el MR se muestra al comparar los datos de medición extraídos de la estructura propuesta por Ghanatian et al.20 con el enfoque presentado en este documento. Para comparar los valores de MR entre los dos enfoques, se emplea i-SOT-MTJ. Sin embargo, Ghanatian et al.20 utilizaron MTJ basados ​​en SOT de anisotropía perpendicular (p-SOT-MTJ), en los que la dirección del eje fácil de las capas magnéticas (es decir, FL y PL) es perpendicular al plano de las capas magnéticas. En comparación con i-SOT-MTJ, p-SOT-MTJ ofrece varias ventajas, incluida la conmutación rápida y la escalabilidad22. Sin embargo, en p-SOT-MTJ, la conmutación no es determinista y existe la necesidad de un campo magnético externo que conduce a un aumento en la complejidad y la sensibilidad a la variación del proceso. Para superar este problema, se han propuesto varias técnicas, como la anisotropía magnética de control de voltaje (VCMA)23, la polarización de intercambio (EB)24 y SOT asistido por STT20. Desde el punto de vista de la fabricación, las pilas de p-SOT-MTJ suelen estar compuestas por multicapas ultrafinas de Co/Pt. Esto requiere dos objetivos adicionales en los sistemas de deposición. Además, en la estructura MTJ invertida propuesta (consulte la sección Métodos), las capas de referencia están encima del MTJ. La rugosidad causada por las capas inferiores es alta y es difícil garantizar las propiedades de anisotropía magnética perpendicular (PMA). Teniendo en cuenta los desafíos de la nanofabricación, decidimos utilizar una pila en la que el FL se inclina ligeramente fuera del plano, como describen Tarequzzaman et al.25. Los resultados de la medición muestran que los valores de MR del ADC propuesto son mayores que los de la estructura propuesta por Ghanatian et al.20, lo que significa que la confiabilidad de la lectura puede mejorarse en la estructura propuesta.

En el enfoque propuesto en este documento, la corriente de entrada (Iin) se copia en cada ramal y, en caso de que Iin sea mayor que ISOT,crit, el MTJ cambiará. Por lo tanto, ISOT,crit de cada MTJ puede comportarse como Iref en los ADC CMOS Flash en modo actual. Todos los MTJ se establecen en el estado P y si Iin > ISOT,crit, el MTJ cambia al estado AP. wHM se ajusta para que el ISOT,crit de cada MTJ sea compatible con las corrientes de referencia (Iref, 2Iref, 3Iref,...) del CMOS Flash ADC en modo corriente. Además, la simulación Monte-Carlo se realiza para analizar el impacto de las variaciones/desajustes del proceso de MTJ y transistores en las corrientes de referencia de ADC. Para ello se considera una variable aleatoria con distribución gaussiana para MTJ. La media y la desviación estándar (σ) de la variable están definidas por los datos de medición de los MTJ. Además, se han incluido las variaciones del circuito CMOS (el espejo de corriente de Iin) para extraer las corrientes de referencia del ADC.

El principio del mecanismo de conmutación SOT en el FL del MTJ basado en SOT se muestra en la Fig. 1a. En esta estructura, una corriente de carga (ISOT) fluye a través del HM a lo largo de la dirección x. El SHE en el HM crea una corriente de espín pura en la dirección z, que está polarizada en espín a lo largo de la dirección y. Esta corriente de espín pura genera un STT, que puede cambiar la magnetización de FL a una densidad de corriente de espín crítica (JSOT,crit), que es similar para todos los MTJ que son nominalmente idénticos. La eficiencia de conversión entre la densidad de corriente de carga y la densidad de corriente de espín se describe mediante el ángulo de Hall de espín \(\theta\). Entonces, el ISOT,crit puede ser descrito por26,27,28

con la densidad de corriente de cambio crítico (JSOT,crit)\(,\) los electrones cargan e, los electrones giran expresados ​​por la constante de Planck reducida \(\frac{\mathrm{\hslash }}{2}\) y el HM espesor tHM. Por lo tanto, la corriente de carga requerida para la conmutación es proporcional a wHM, lo que hace que el ajuste de las corrientes de carga críticas sea relativamente fácil en estos dispositivos.

(a) El concepto de conmutación SOT (b) El diagrama de bloques del Flash ADC en modo actual. Los bloques Iref y comparador se pueden reemplazar con MTJ basado en SOT. (c) ADC Flash CMOS giratorio de 3 bits (diseño paralelo) (d) ADC Flash CMOS giratorio de 3 bits (diseño en serie).

El esquema del Flash ADC en modo actual que consiste en el código de entrada, Iref, comparador y termómetro para bloques codificadores binarios (T2B) se muestra en la Fig. 1b. Los flash ADC se clasifican en dos grupos: (1) modo de voltaje y (2) modo de corriente. Los ADC Flash en modo de corriente tienen algunas ventajas sobre los ADC en modo de voltaje, como un menor consumo de energía y la capacidad de operar con voltajes de suministro más pequeños21. El bloque de entrada hace varias copias de Iin, luego el bloque comparador compara estas copias con las corrientes de referencia provenientes del bloque Iref. Las salidas del bloque comparador son codificadas por el codificador T2B y los datos binarios correspondientes a la señal de entrada se generan como salida ADC. Por lo tanto, en el CMOS Flash ADC de modo actual de n bits, se requieren 2n − 1 copias de Iref con diferentes pesos (es decir, Iref0, 2Iref0, …, (2n − 1)Iref0) e Iin. La idea principal del trabajo propuesto es reemplazar los circuitos espejo actuales necesarios para generar diferentes copias de Iref, así como el bloque comparador por un MTJ como se muestra en la Fig. 1b. Dado que los valores de Iref son multiplicaciones de Iref0, el tamaño de los transistores en el circuito espejo actual aumentará progresivamente. Al reemplazar Iref y bloques de comparación con un MTJ, se pueden mitigar los problemas de espacio y desajuste. Como se muestra en la Fig. 1b, ISOT como corriente de entrada (Iin) fluye a través del HM de T2 a T3 y, como se mencionó antes, el MTJ basado en SOT actúa como un comparador; por lo tanto, compara el Iin con su ISOT,crit (se comporta como el bloque Iref). Para detectar la resistencia del MTJ, una corriente (ISens) pasa a través del MTJ y una parte del HM de T1 a (T2/T3). El ADC Flash CMOS de giro de 3 bits en dos diseños diferentes llamados diseños paralelos y en serie se muestran en la Fig. 1c y d, respectivamente. En ambos, se utilizan siete i-SOT-MTJ para crear un ADC con 3 bits de resolución. Al diseñar el wHM, ISOT,crits se pueden ajustar de modo que al aumentar el wHM, la corriente requerida para cambiar el MTJ aumentará29. Con este fin, el wHM de cada MTJ debe diseñarse adecuadamente para garantizar que ISOT,crit para MTJ1, MTJ2, …, MTJ7 sean iguales a ISOT,crit, 2ISOT,crit, 3ISOT,crit, … y 7ISOT,crit, respectivamente. En el diseño en serie18,19,20, los MTJ se ponen en serie a través de los HM. Como se muestra en la Fig. 1d, al usar este diseño, se puede quitar el bloque de entrada (que se muestra en la Fig. 1b) que consta de las ramas del espejo Iin. Sin embargo, la resistencia de HM (dependiendo de la posición de MTJ) degrada el MR y la confiabilidad de la lectura. Por ejemplo, si T2 (Fig. 1d) está conectado a tierra, la resistencia detectada por ISens de T1,7 a T2 de acuerdo con la red resistiva equivalente del MTJ representada en la Fig. 1b es RMTJ7 + 1/2 RHM7 + RHM6 + ⋯ + RHM1. Por lo tanto, el MR para MTJ1 es RMTJ7(AP) − RMTJ7(P))/(RMTJ7(P) + 1/2RHM7 + RHM6 + ⋯ + RHM1) donde, RMTJ(AP) y RMTJ(P) son la resistencia de MTJ cuando MTJ está en estado AP y estado P, respectivamente. Además, la diferente resistencia vista desde T1 de cada MTJ conduce a un aumento en la complejidad del circuito de detección. Para mitigar este problema, en este documento se propone un diseño paralelo, como se muestra en la Fig. 1c. En esta estructura, los MTJ están separados y la resistencia HM vista desde T1 de cada MTJ es casi igual si todos los MTJ están en los mismos estados. Sin embargo, Iin debe ser copiado por espejos actuales (el bloque de entrada) y alimentado a cada MTJ. En ambos diseños, el resultado de la comparación entre Iin e ISOT,crit en cada MTJ se presenta como una señal de tensión (Vouti (1 ≤ i ≤ 7)). El bloque codificador T2B crea una salida digital de 3 bits (B0, B1, B2) basada en Vouti. El detalle del diseño del circuito para detectar estados MTJ y T2B se presenta en21.

Las imágenes microscópicas de los diseños en serie y paralelo se muestran en la Fig. 2a yb, respectivamente. La Figura 2c muestra el MR frente a la resistencia mínima (la resistencia vista por ISens cuando el MTJ está en el estado P) para los dos diseños. En el diseño en serie, T2 está conectado a tierra. Se observa dependencia del MR con la posición del MTJ para el diseño serial en el que la diferencia de MR entre el más bajo (pertenece a MTJ7) y el más alto (para MTJ1) es de alrededor del 47%. El MR para los MTJ con un ancho de 4,2 µm es el más bajo en comparación con los otros MTJ porque, como se mencionó anteriormente, la resistencia vista desde T1,7 a T2 es mayor. En general, MR en el diseño en serie es más bajo que en el diseño en paralelo debido a la gran resistencia HM. Además, la dependencia de la posición de MR a MTJ es mucho menor en el diseño paralelo porque la resistencia vista desde T1 de cada MTJ a tierra es RMTJ + RHM/2.

(a) Imágenes del microscopio óptico del diseño en serie y (b) diseño en paralelo. (c) MR como función de la resistencia mínima para diseños en serie y en paralelo para diferentes wHM, inserte la variación de la resistencia.

La prueba de concepto de la implementación de un ADC Flash de 3 bits basado en el dispositivo espintrónico se puede investigar utilizando los datos medidos de la caracterización de la configuración paralela. Con este fin, se utiliza la configuración experimental de la Fig. 3a para caracterizar los MTJ. Todos los MTJ se establecen inicialmente en el estado AP mediante la aplicación de un campo magnético de CC externo con una amplitud de 19 mT a lo largo de + y. Posteriormente, se elimina el campo magnético externo y se inyecta ISOT en el HM a través de T2. Posteriormente, se aplica ISens (una corriente CC) con una amplitud de 100 µA mediante una unidad de medidor de fuente para medir la resistencia entre T1 y T3. Esta resistencia, según la red resistiva equivalente de MTJ (Fig. 1b) es RMTJ + 1/2 RHM. En esta medición, se informó que la cantidad de cambio en la resistencia de las muestras después del cambio (RMTJ(AP) − RMTJ(P)) y su MR son más de 68 Ω y 20 %, respectivamente. La figura 3b muestra la resistencia de MTJ frente a ISOT en ausencia del campo magnético externo para 7 MTJ con diferente wHM. La corriente positiva (negativa) impulsa el cambio de estado P a estado AP (estado AP a estado P). En este documento, el estado P se considera como el estado inicial del ADC Flash CMOS de giro de 3 bits MTJ y el cambio del estado P al estado AP se produce (durante la fase de conversión en el ADC20) en la corriente de carga crítica llamado ISOT,crítico (P). Durante la fase de reinicio en el ADC, los MTJ vuelven a sus estados iniciales en la corriente de carga crítica llamada ISOT,crit (AP), donde la dirección actual es opuesta a ISOT,crit (P). Además, como se muestra en los bucles RI obtenidos, el ancho del bucle RI aumenta al aumentar el wHM, lo que significa que, como se menciona en la ecuación. (1), al aumentar wHM, el ISOT,crit (AP) y el ISOT,crit (P) aumentan.

( a ) La vista esquemática de la configuración experimental utilizada para la caracterización del MTJ basado en SOT ( b ) El bucle RI para diferentes wHM.

Los diagramas de caja de ISOT,crit (P) para siete celdas se presentan en la Fig. 4a. wHM de celda 1, 2,... y 7 es 0,6 µm, 1,2 µm,... y 4,2 µm, respectivamente. Como se muestra en esta figura, el aumento de wHM da como resultado una tendencia creciente en ISOT,crit (P). σ de ISOT,crit para celda 1, celda 2, … y celda 7 es 1,6 mA, 1,7 mA, 3,45 mA, 1,36 mA, 4,16 mA, 3,77 mA, 3,94 mA, respectivamente. La distribución de ISOT,crit (P) y resistencia HM (RHM), que se subdividen en siete celdas, se representan en la Fig. 4b. La tendencia de aumentar ISOT,crit con RHM según la ecuación de ISOT,crit (P) = const./RHM [Eq. (1) y RHM = const./(tHM × wHM)] se puede observar en esta figura. Tales grandes variaciones conducen a la no linealidad, falta de código y problemas de baja precisión en el diseño de ADC basado en los MTJ. La variación de conmutación se puede asociar con la cuestión de la dinámica de pared de dominio22. Sin embargo, en esta experiencia, las dimensiones laterales de los nanopilares son demasiado pequeñas para mostrar efectos relacionados con la pared del dominio. Dichos efectos están más relacionados con estructuras de magnetización no uniformes, como estados de vórtice, estados c o rotación de magnetización en la dirección fuera del plano30,31. En este trabajo, se puede esperar una magnetización uniforme en el plano ya que la capa libre es muy delgada y el diámetro del nanopilar es bastante amplio (200 nm). Tales distribuciones aleatorias se atribuyen a las variaciones en los wHM, tHM y MTJ. En particular, tHM es delgado y la variación absoluta es grande, lo que da como resultado una gran variación de la densidad de corriente real de HM. De otra manera, considerando el espesor nominal de HM, este error resulta en una variación del ángulo de Hall de giro. Reducir esta variación es un desafío técnico y se puede superar mejorando la definición del nanopilar o no utilizando una estructura invertida para que el material SOT se fabrique encima del nanopilar.

(a) Los gráficos de caja de ISOT,crit (P) para 7 celdas con diferentes wHM (0,6 μm, 1,2 μm, 1,8 μm, 2,4 μm, 3 μm, 3,6 μm, 4,2 μm). (b) La distribución de ISOT,crit (P) y RHM para 7 celdas (c) El promedio de ISOT,ctit (P) para cada celda frente al valor nominal de wHM.

ISOT,crit (P) versus wHM se presenta en la Fig. 4c en la que los puntos cuadrados y la línea continua son los datos de medición y una línea de ajuste, respectivamente. En esta figura, cada punto es el dato promedio de cada celda que se extrae de la Fig. 4a. La línea de ajuste a los datos con 0.8243 de R-cuadrado (R2), representa una relación lineal entre ISOT,crit y wHM que se menciona en la Eq. (1). Esta dependencia lineal permite el comportamiento lineal de ADC. A partir de la línea de ajuste, podemos determinar la densidad de corriente crítica característica del dispositivo JSOT,crit = 0,6 × 1012 A m−2, que describe la eficiencia con la que la corriente SOT puede cambiar los MTJ, lo que influye en la precisión de este ADC. Tarequzzaman et al.26 realizaron un estudio sobre la corriente crítica necesaria para inducir oscilaciones en nanopilares MTJ similares. Sin embargo, cabe señalar que en el estudio mencionado, el HM utilizado fue Tantalio. En esa investigación en particular, Tarequzzaman et al.26 obtuvieron un valor de corriente crítica para oscilaciones de JSOT,crit = 0,33 × 1012 A m−2. Cabe señalar que una comparación directa entre el estudio actual, que se centra en la corriente crítica para la conmutación, y el estudio anterior no es factible debido a la corriente crítica significativamente mayor requerida para la conmutación. Además, el tungsteno, el material empleado en este estudio actual, exhibe una mayor eficiencia como material SOT en comparación con Ta. Sin embargo, a pesar de estas diferencias, todavía se puede inferir un orden de magnitud razonable de esta comparación en relación con la referencia. Vale la pena considerar que el empleo de la fase β-W puede reducir aún más la corriente crítica, lo que podría lograrse mediante ingeniería de procesos adicional.

Las características de no linealidad diferencial (DNL) y no linealidad integral (INL) para el ADC propuesto se muestran en la Fig. 5a. El DNL e INL máximos son 0,739 LSB (5 mA) y 0,7319 LSB, respectivamente. Los resultados de la simulación se obtienen mediante un modelo de comportamiento para MTJ en Verilog-A que se extrae de la medición. En este modelo, ISOT,crit es el valor medio de cada celda que se extrae de la Fig. 4c. Los circuitos CMOS (los espejos de corriente para Iin) se simulan utilizando la tecnología Cadence en TSMC de 180 nm. La simulación de Monte-Carlo se realiza para evaluar los efectos de las variaciones/desajustes del proceso de los circuitos MTJ y CMOS en las corrientes de referencia del ADC. Las distribuciones de las corrientes de referencia que se muestran en la Fig. 5b se logran mediante 300 ejecuciones de simulación. Cada gráfico incluye las distribuciones de las variaciones del proceso y la falta de coincidencia del circuito CMOS del espejo de corriente Iin (Fig. 1c) y las variaciones del proceso del MTJ relacionado. Para cada MTJ se considera un modelo de comportamiento que contiene una variable con distribución gaussiana. Los valores de media y σ de la variable se extraen de la Fig. 4a. El rendimiento de ± 2σ solo se puede admitir si se emplean MTJ1, MTJ2, MTJ4 y MTJ7, mientras que los histogramas de MTJ3, MTJ5 y MTJ6 se superponen fuertemente con otras distribuciones de corriente de referencia. Por lo tanto, de acuerdo con la Fig. 4b, la precisión máxima disponible del ADC propuesto por dichos MTJ fabricados es de 2 bits. Los σ para la primera Ref.1, Ref.2, …, Ref.7 son 1,5 mA, 1,6 mA, 3,3 mA, 1,3 mA, 4 mA, 3,7 mA, 3,8 mA, respectivamente. Los valores de σ son casi los mismos extraídos de la Fig. 4a, lo que significa que la variación del proceso de los MTJ es dominante en comparación con la variación del proceso y la falta de coincidencia de los transistores.

(a) DNL e INL del ADC flash CMOS giratorio de 3 bits. (b) Las distribuciones de las corrientes de referencia de ADC.

En este documento, los i-SOT-MTJ están diseñados, fabricados y caracterizados para la implementación de un ADC Flash CMOS giratorio de 3 bits. Se verificó la relación lineal entre ISOT,crit y el ancho de HM y la figura de mérito del i-SOT-MTJ (JSOT,crit) es 0.6 × 1012 A m−2. Se emplean siete i-SOT-MTJ separados con diferentes anchos de HM. En esta estructura, MTJ y su ISOT,crit desempeñan el papel de comparadores y bloques Iref en Flash ADC, respectivamente. Por lo tanto, se eliminan los comparadores que consumen mucha energía y los espejos actuales que generan Irefs en los ADC Flash CMOS en modo actual. La corriente utilizada para detectar la resistencia MTJ detecta la resistencia HM de solo un MTJ en el camino que conduce a una mejora significativa en la MR y la confiabilidad de la lectura. Los máximos INL y DNL están en el rango de 0,7319 LSB y 0,739 LSB, respectivamente. Además, se realizan simulaciones Monte-Carlo para la estimación de la precisión del ADC en presencia de la variación/desajuste del proceso de los transistores MTJ y CMOS. Los resultados de la simulación muestran la precisión de los límites ADC propuestos a 2 bits, que se puede mejorar mejorando el proceso de fabricación de MTJ en el futuro.

Se propuso una pila de MTJ invertida con una geometría de 3 terminales, similar a las utilizadas en trabajos anteriores26,32,33. El MTJ consiste en 15 W/ 1,4 CoFe40B20/MgO/2,2 CoFe40B20/0,85 Ru/2,5 CoFe30/6 IrMn/5 Ru/140 Cu/30 Ru (espesores en nanómetros) depositados sobre Si (100)/200 nm térmico SiO2 por magnetrón chisporroteando El espesor de MgO se apuntó para tener un producto de área de resistencia (R × A) de 12 Ω µm2, ya que por debajo de 10 Ω µm2, se observa una disminución en la magnetorresistencia de túnel (TMR)34. A través de mediciones de transporte de corriente en el plano, la pila exhibió una R × A de 14,3 Ω µm2 y una TMR de 144 %. El tungsteno (W) en la pila se eligió como metal pesado debido a su alto ángulo de entrada de espín informado en la fase β35. Sin embargo, esta fase solo es posible para espesores W de unos pocos nanómetros (< 6 nm)36, lo que es bastante desafiante para la fabricación de dispositivos, ya que reduce el margen del punto de parada para el grabado del pilar. Ajustando las condiciones de deposición o incorporando algunos defectos, es posible aumentar el espesor del β–W37,38. Como compromiso, decidimos utilizar una capa de 15 nm W. Por lo tanto, es probable que esta capa se encuentre en la fase α-W en los dispositivos presentados.

El proceso de nanofabricación es el mismo descrito por Tarequzzaman et al.32. Se utilizó litografía por haz de electrones (EBL) para modelar nanopilares de 200 nm de diámetro y se utilizó un sistema de fresado por haz de iones para el grabado. A través de la espectrometría de masas de iones secundarios incorporada en el sistema de grabado, pudo controlar el grabado y detenerse dentro de la capa de 15 nm W. Para garantizar el aislamiento eléctrico y la estabilidad física, los nanopilares se enterraron en SiO2 de 800 nm y se planarizaron mediante molienda con haz de iones con incidencia rasante para exponer la parte superior del pilar. El EBL también se usó para definir el electrodo inferior de la línea HM con una longitud de 6 µm y un ancho que varía de 0,6 a 4,2 µm. En las demás litografías se utilizó escritura láser directa para establecer contacto eléctrico con los electrodos superior e inferior.

Después de la nanofabricación, los dispositivos se recocieron a 300 °C durante 2 h, con un campo magnético aplicado de 1 T en la misma dirección del eje del campo utilizado durante la deposición para fijar las capas antiferromagnéticas sintéticas. Después del recocido, la capa libre de CoFe40B20 de 1,4 nm presenta anisotropía magnética en el plano32.

Los datos que respaldan los hallazgos de este estudio están disponibles del autor correspondiente a pedido razonable.

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Este trabajo fue apoyado en parte por la beca individual Marie Sklodowska Curie (IF) para el proyecto SHADE bajo el número de contrato 897733, y en parte por el programa FETOPEN Horizon 2020 de la Unión Europea bajo el proyecto SpinAge, ID de subvención 899559.

Departamento de Ingeniería Eléctrica e Informática, Universidad de Aarhus, 8200, Aarhus, Dinamarca

Hamdam ghanés, Hooman Farkhani y Farshad Moradi

Laboratorio Internacional Ibérico de Nanotecnología (INL), 4715-330, Braga, Portugal

Luana Benetti, Pedro Anacleto, Tim Bohnert y Ricardo Ferreira

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HG, HF y FM diseñaron y realizaron la investigación, y escribieron el manuscrito junto con TB, LB y LB, PA, RF, quienes fabricaron las muestras de MTJ para las pruebas y la caracterización realizadas por HG, LB, PA, TB y RF.

Correspondencia a Hamdam Ghanatian o Farshad Moradi.

Los autores declaran no tener conflictos de intereses.

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Reimpresiones y permisos

Ghanatian, H., Benetti, L., Anacleto, P. et al. Convertidor analógico a digital de par flash de giro-órbita. Informe científico 13, 9416 (2023). https://doi.org/10.1038/s41598-023-35845-7

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Recibido: 31 enero 2023

Aceptado: 24 de mayo de 2023

Publicado: 09 junio 2023

DOI: https://doi.org/10.1038/s41598-023-35845-7

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